미국의 화학자들이 상향식(Bottom-up) 방법으로 분자 메모리(Molecular Memory)를 개발하여, 2007년 1월 25일자의 Nature지(V445, N7126)에 그 상세한 논문을 발표했다. 이날 네이처지의 뉴스 특별(News Features)란 362페이지에는 "고집적 메모리 : 시간을 13년 이상 앞당겨(High-density memory: A switch in time : 02250-11-2007-DIG-02-E)"라는 특별 소개와 더불어 339-458페이지에 걸쳐 [16만개의 분자 메모리 소자로 평방센티미터당 100기가 비트를 저장(A 160-kilobit molecular electronic memory patterned at 1011 bits per square centimetre : 02250-12-2007-DIG-04-E]이라는 논문으로 발표되었다. 기존 반도체의 방식이 하향식(Top-down)이라면 Heath와 Stoddart의 방식은 그 반대의 상향식의 컨셉을 증빙하고(proof-of-concept) 있는데, 이들이 발견한 분자 메모리 셀은 평방센티미터당(cm x cm) 무려 10의 11승인 100기가 비트를 저장할 수 있다.
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[목차]

1. 요약
2. 실리콘 미세조립 + 유기화학 방식 기술 - "고집적 메모리 : 시간을 13년 이상 앞당겨(High-density memory: A switch in time)
3. 기존 메모리와의 차별화 및 통합 가능성
4. 이번에 개발된 분자 메모리의 기술
5. 네이처지의 논문 게재 내용
6. SBS-1월 26일 저녁 8시 뉴스 동영상 보기 - 한국인 과학도, '기억용량 100배' 칩 개발, 네이처, "10년 이상 연구성과 앞당겨"
7. 결론 - 하향식과 상향식은 반드시 조우해야
8. 관련 용어 해설
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1. 요약

[장점]

* 반도체 산업계의 희망은 2020년경에 우표크기(a postage stamp)의 반도체 칩에 1조 비트(a trillion bits)를 저장할 수 있는 메모리 디바이스(memory device)를 만드는 것
* 13년을 앞당길, 백혈구(a white blood cell) 보다 크지 않지만 무려 16만개의 메모리 소자(memory elements)를 포함하고 있고, 각각 소자들의 크기는 30나노 평방미터에 불과해, 기존의 메모리 디바이스보다 40배나 작아, 평방센티미터당(cm x cm) 무려 10의 11승인 100기가 비트를 저장
* 분자 메모리의 배열(array)은 아주 작은 두 개의 선(wires)으로 이루어져 있는데, 하나는 실리콘으로 다른 하나는 티타늄(titanium)의 이중(parallel) 선임. 이들 각각의 내부 회로용 선들의 굵기는 15나노미터로 기존의 D램 칩에 비해 정보 저장 공간은 37분의 1로 선의 굵기는 3분의 1 이하로 줄여(기존의 메모리 혁신 기술에 의하면 2013년 경에나 가야 선의 굵기를 15나노로 중일 수 있었음)
* 두 선간의 거리는 33나노미터이며, 메모리 셀의 크기는 0.0011 마이크론 평방미터로 기존 DRAM의 다이맨션을 볼 때 2020년에나 가능한 기술임
* 단층 회로의 로택산(rotaxanes)이라 불리는 스위치가 가능한 분자를 데이터 저장 장소로 이용
* 실제 분자 메모리 디바이스를 테스트한 결과 작동율은 1/4에 불과하지만, 결점 상태의 분자 메모리에서 조은 비트(good bits)만을 골라내어 작동하는 분자 메모리로 만들 수 있어
* 실리콘 베이스의 마이크로 조립기술과 유기화학의 하이브리드 방식(a curioushybrid of silicon-based microfabrication and organic chemistry)은 분명 기존 반도체 방식과는 다른 것(outside contender)임

[단점]

* 10번 정도 스위치가 되면 메모리 셀들은 작동하지 않음. 분자들이 기능을 손실
* 문제는 1시간 또는 그 이상이 지나야 분자들이 자발적으로 스위칭 한다는 점
* 아직 DRAM이나 기타 비휘발성 메모리를 대체할 수준은 아님, 최소 5년 이상의 혁신이 필요

2. 실리콘 미세조립 + 유기화학 방식 기술 - "고집적 메모리 : 시간을 13년 이상 앞당겨(High-density memory: A switch in time)

반도체 산업계의 희망은 2020년경에 우표크기(a postage stamp)의 반도체 칩에 1조 비트(a trillion bits)를 저장할 수 있는 메모리 디바이스(memory device)를 만드는 것이다. 반도체 기업들이 기존의 실리콘이나 나노 탄소튜브 등을 이용하여 이에 도전하고 있는 동안 여기 기존 방식과는 다른 이상한 방법으로 화학을 이용해 이에 도전하는 화학자들(chemists)이 있다. 바로 캘리포니아공대(Caltech)의 Jim(James Heath와 Fraser Stoddart로 이들은 지금 2007년이 아닌 2020년이나 가능한 메모리를 만들어 냈다. 다시 말해 13년을 앞당긴 기술을 발견해낸 것이다. 이들이 개발한 메모리는 백혈구(a white blood cell) 보다 크지 않지만 무려 16만개의 메모리 소자(memory elements)를 포함하고 있는데, 각각 소자들의 크기는 30나노 평방미터에 불과해, 기존의 메모리 디바이스보다 40배나 작다.

[그림 : 메모리 승자들 - 유기 분자를 이용해 0과 1을 저장할 수 있는 고집적 메모리를 개발한 사람들. 왼쪽부터 Bonnie Sheriff, Fraser Stoddart, Jang Wook Choi and Jim Heath. 사진 : Nature 지]

그런데 문제(놀라움)는 이들이 발견한 화학기술로 0과 1을 스위치가 가능한(switchable) 유기 분자(organic molecules)에 저장한다는 점이다. 즉 그간 이론적으로만 존재했던 분자 메모리(Molecular memory)가 현실로 나타난 것이다. 하지만 이 시스템은 지금까지 가장 많은 비트를 집적할 수 있지만, 예를 들어 평방 센티 미터당 가장 많은 메모리 소자의 수를 갖고 있지만, 랩탑에 사용하기에는 아직 이른 기술이다. 즉 아직 해결해야 할 숙제(shortcomings)가 있는데, 10번 정도 스위치가 되면 메모리 셀들은 작동하지 않는다는 점이다.

그러나 실리콘을 카빙(carving)하여 회로를 패턴화하는 기존의 반도체 식각 기술(lithographic)은 2020년 경의 목표인 30나노 크기의 메모리 셀에 도저히 다가갈 수 없다는 현실이다. 즉 실리콘 카빙 방식은 바로 하향식(Top-dwon, Downstream, Building down)이다. 그러므로 이제 많은 연구자들은 그 반대 방식인 각각의 분자들을 이용한 상향식(Bottom-up, Upstream, Building block)에 도전하고 있는 것이다. 바로 Heath와 Stoddart의 방식은 이 상향식의 컨셉을 증빙하고(proof-of-concept) 있는데, 이들이 발견한 분자 메모리 셀은 평방센티미터당(cm x cm) 무려 10의 11승인 100기가 비트를 저장할 수 있다.

2020년에 우표 크기에 1조 비트를 저장할 수 있는 메모리에 도전하는 다른 기술들도 있다. 강자성메모리(MRAM, Magnetic RAM)나 강 유전체 셀(Ferro-electric cells, FRAM) 또는 얇은 고체 필름의 원자구조를 조절하는(altering the atomic structure of thin solid films) 방식이 있지만, 이번에 Heath와 Stoddart가 소개한 아주 이상한 실리콘 베이스의 마이크로 조립기술과 유기화학의 하이브리드 방식(a curious
hybrid of silicon-based microfabrication and organic chemistry)은 분명 기존 반도체 방식과는 다른 것(outside contender)이다.

이들의 이번 연구 결과는 UCLA의 California NanoSystems Institute와의 긴밀한 협조로 이루어졌는데, Stoddart는 현재 연구소장이고 Heath는 초창기 소장으로 이 연구소는 Hewlett-Packard 로부터 780만 달러, Intel이 3,000만 달러의 연구자금을 공급받고 있다.

3. 기존 메모리와의 차별화 및 통합 가능성

DRAM - 거의 모든 전자제품에 사용되는 DRAM은 휘발성 메모리로, 항상 전원이 공급되어야 하고(Power hungry), 전류가 누수되며(leak), 따라서 배터리를 자주 충전시켜야 하는 약점이 있다. 또한 전원이 끊기면 모든 데이터가 손실되고, 부팅시에는 하드드라이브로부터 OS를 다시 복사해야 하기 때문에 시간이 많이 걸린다는 단점이 있다.

Flash Memory - 대부분의 플래시 메모리는 전기가 누설되지 않도록 설계된 전기를 저장하는 셀(charge-storing cell)인 플로팅 게이트(Floating gate) 방식을 사용한다. 따라서 플래시는 저장된 데이터를 그대로 유지하되 정보를 읽고, 쓰고, 지울 때만 전원이 필요하다. 다시 말해 정보를 유지하는데 전원이 필요 없는 비휘발성 메모리로 오늘날의 바테리 충전 방식의 모든 전자제품에 인기가 높다. 그러므로 일반 컴퓨터 응용에서도 이와 같은 비휘발성 데이터의 유지는 아주 중요하다. 그러나 플래시 메모리에 데이터를 쓸 때 기존의 휘발성 메모리인 DRAM이나 SRAM보다 수천 배나 느리다는 단점이 있다. 또한 플래시 메모리 셀들은 10만번 정도 쓰기를 하면 그 이후부터 점점 분해되어(degrade) 신뢰도가 떨어진다. 이 정도의 문제는 일반 소비자들에게는 중요한 문제가 아니지만, 컴퓨터 메인 메모리나 네트워크상의 버퍼링 메모리(buffer memory) 또는 스토리지 시스템(Storage systems)같이 빈번이 쓰고 지워야 하는 어플리케이션에서는 정말 대단한 문제가 된다. 세번째 관심 사항은 플래시의 미래 사이즈가 45나노미터 이하로 내려가면 비휘발성을 유지하기 어려울 것이라는 점이다.

Magnetic RAM(MRAM) - 자기장의 성질을 이용해 N극과 S극의 성질인 강자성 물질을 이용해 데이터를 저장하는 메모리로 전원이 필요 없는 비휘발성 메모리이다. 자기장 성질이 스위치될 때 셀들이 변화된다. 2006년 7월 미국 텍사스 오스틴 소재의 Freescale Semiconductor 사가 최초의 상용화된 MRAM을 발표했는데, 4백만 비트(4Mega bits)를 저장할 수 있고 이때 스위칭 타임은 35나노초이다(nanoseconds).

강유전체메모리소자(Ferroelectric RAM, FeRAM) - 강유전체라는 물질의 분극(polarization) 성질을 이용해 전극을 가해 반대 성질을 갖도록 함으로써 메모리 반도체로 이용하는 것으로, 이미 상용화된 메모리이다. 삼성전자는 64Mega bits의 FeRAM을 개발해 스마트 카드용으로 마케팅 하고 있다.

상변화메모리(Phase-change RAM, PRAM) - 특정물질에 전류를 가해 물질이 저항이 약한 고체형태(crystalline)로 되느냐, 저항이 강한 액체형태(amorphous)로 되느냐에 따라 데이터를 저장하는 방식의 메모리로, IBM이 2006년 12월 11일 3 x 20 나노미터크기의 프로토타이프 PRAM을 개발했는데 스위칭 타임은 2-20나노초이다. 2015년 상용화를 목표로 연구하고 있는데, 아래 9번의 <참고 - 다양한 메모리 및 칩 개발에 도전 사례>를 참조하면 된다.

Heath와 Stoddart가 개발한 분자 메모리는 그러나 아직 비휘발성은 아니다. 문제는 1시간 또는 그 이상이 지나야 분자들이 자발적으로 스위칭 한다는 점이다. 그러므로 분자 구조를 두 가지 상태로 안정적으로 스위칭 될 수 있도록 더욱 많은 연구가 진행되어야 하며, 위의 휘발성 DRAM이나 비휘발성 Flash 메모리를 대체할 그러한 메모리로 발전시키려면 이들 메모리들의 장단점을 모두 융합하는 또는 완전히 차별화하는 그러한 메모리를 연구해야 한다.

4. 이번에 개발된 분자 메모리의 기술

Heath와 Stoddart가 개발한 이번 분자 메모리의 배열(array)은 아주 작은 두 개의 선(wires)으로 이루어져 있는데, 하나는 실리콘으로 다른 하나는 티타늄(titanium)의 이중(parallel) 선이다. 이들 각각의 내부 회로용 선들의 굵기는 15나노미터로 기존의 D램 칩에 비해 정보 저장 공간은 37분의 1로 선의 굵기는 3분의 1 이하로 줄였다. 그 결과 각각 소자들의 크기는 30나노 평방미터에 불과해, 기존의 메모리 디바이스보다 40배나 작다.

이들은 두 개의 선을 만드는데 식각기술(lithography)이 아닌 2003년에 고안된 극미세 층으로 이루어진 필름을 에칭하는(etching ultrathin layered films) 방식을 택했다. 그리고 메모리 어레이를 만들기 위해 티타늄 선을 실리콘 선의 우축 앵글(right angles)에 위치시켜 멀티플 접합부(multiple junctions)을 가진 그리드를 형성했다. 그리고 이들 접합부에 로택산(rotaxanes)이라 불리는 스위치가 가능한 분자들을 고정시켰다(anchored). 로택산은 분자 테(molecular hoop)를 통해 뻗어 나온 아주 얇은 체인처럼 생긴 분자들로 구성되어 있다(a linear chain-like molecule threaded through a molecular hoop). 분자 테는 로택산 체인을 따라 두개 사이트에서 도크(docks, 부두) 역할을 하고 원자들의 뭉치 그룹(bulky group)은 그 끝에서 정지자(stoppers) 역할을 한다. 이 끝내기 그룹의 하나가 분자들을 실리콘에 고정시키도록 디자인 되면 분자들은 나노와이어에 달라붙게 된다. 결국 두 선에 전압을 가하면 두 선의 접합부에 있는 수백개의 로택산들이 스위치 되고, 접합부의 전기 전도성이 변하여 분자들이 산화되거나 감소되며, 분자 테는 도킹 사이트 사이에서 튀어 오르게 된다(A few hundred rotaxanes at the junction of two wires can be switched by applying voltages to the wires, changing the electrical conductivity of the junction as the molecules become oxidized or reduced and the hoop jumps between the docking sites).

이들은 2002년에 8 x 8 어레이가 작동되는 것을 확인하고 지금은 400 x 400 나노와이어로 확대하여, 가장 최근의 분자 메모리는 16만 개의 접합부를 갖게되었고, 각각의 접합부는 100개의 로택산 분자들을 갖고 있다. 그런데 이들 16만 개의 접합부를 모두 연결하는 것은 쉬운 것이 아니다. 그래서 128개의 접합부를 가진 세트를 테스트했는데, 오로지 50%만이 스위치가 가능하고, 그리고 이 50% 중에서 오로지 50% 만이 신빙성 있는 시그널을 발생기켰다. 결국 4개의 메모리 소자들 중 오로지 1개만이 실제로 작동하는 것이었다.

그러므로 이 결과를 보면 대단한 것이 아니지만, 그렇다고 치명적인 허점이 있는 것도 아니다. Heath와 Stoddart는 아주 신뢰도 있는 메모리를 바로 결점 투성이의 작동이 안되는 어레이로부터 만들 수 있음을 보여주고 있는데, 그들이 개발한 소프트웨어를 이용해 조은 비트(good bits)를 찾아내고 나쁜 비트를 걸러 낼 수 있기 때문이다. 마그네틱 하드 디스크 메모리는 전체가 망가지면 다시 사용할 수 없지만 이들 분자 메모리는 조은 비트들을 찾아내 재사용이 가능하다는 얘기이다. Stoddart에 의하면 이러한 에러(결점)은 분자들이 스위칭 안되는 것에 기인하는 것이 아니라 나노 조립, 특히 에칭에 한계가 있다고 지적하면서, 이를 개선해야 함을 인정하고 있다.

[그림 : SEM(스캐닝전자현미경)으로 본 나노와이어 크로스바 메모리(Nanowire crossbar memory). 바닥에는 400 개의 Si 나노와이어(흰-회색). 위에는 400개의 Ti 나노와이어. 400 x 400 = 160,000개의 접합 소자. 이 곳에 로택산 분자 고정하여 데이터 저장. T = Testing contacts, G = Grounding contacts, TC = Top contacts. BC = Bottom contacts. 스케일 바는 10마이크로미터. 사진 : Nature]

[그림 : 위(빨강색)와 아래(노란색)의 나노와이어 전극의 교차점을 보여주는 SEM 이미징. 각각의 교차점은 메모리 테스팅에서 하나의 ebit와 교신. 전자 빔 식각으로 2개에서 4개의 나노와이어들이 각각 연결되도록 조절. 사진 : Nature]

[그림 : 16만 개의 접합부 나노와이어 크로스 바 회로에서 2,500개의 접합부를 보여주는 고선명 SEM 이미지. 빨강색의 면적은 테스트된 비트의 수와 같은 메모리의 영역을 보여주고 있음. 스케일 바는 200나노미터. 사진 : Nature]

[그림 : 크로스바 메모리에 사용된 로택산 분자 회로 구조도. 그라운드 상태 구조(ground-state conformation)가 보이고 이는 낮은 전도로 '0'을 의미. 하늘색의 수초 정지자(Hydrophilic stopper)로 지향하던 분자들은 바닥의 Si 나노와이어 전극과 만나게 된다. 스위칭 메커니즘이 관여하여 그린색의 TTF(etrathiafulvalene) 사이트의 산화(oxidation)를 TTF11 또는 TTF12 산화 사이트로 전환게 하고, 그 다음 파랑색 링(ring)의 번역으로 TTF1 사이트를 빨강색의 dioxynapthalene 사이트로 전환케 한다. 이 때 TTF1은 TTF0 산화 사이트로 변해 높은 전도 상태 또는 '1'이 되는 준 안정 상태가 된다. 이 준 안정 상태는 30분 후면 다시 그라운드 상태가 된다. 사진 : Nature]

5. 네이처지의 논문 게재 내용

[논문 제목] [16만개의 분자 메모리 소자로 평방센티미터당 100기가 비트를 저장(A 160-kilobit molecular electronic memory patterned at 1011 bits per square centimetre]
[저자] Jonathan E. Green 1),4), Jang Wook Choi 1),4), Akram Boukai 1), Yuri Bunimovich 1), Ezekiel Johnston-Halperin 1),3), Erica DeIonno 1), Yi Luo 1),3), Bonnie A. Sheriff 1), Ke Xu 1), Young Shik Shin 1), Hsian-Rong Tseng 2),3), J. Fraser Stoddart 2) and James R. Heath 1)

1) Division of Chemistry and Chemical Engineering and the Kavli Nanoscience Institute, Caltech, Pasadena, California 91125, USA
2) California NanoSystems Institute and the Department of Chemistry and Biochemistry, University of California at Los Angeles, 405 Hilgard Avenue, Los Angeles, California 90095-1569, USA
3) Present addresses: Department of Electrical and Computer Engineering, Carnegie Mellon University, 5000 Forbes Avenue, Pittsburgh, Pennsylvania 15213, USA (Y.L.); Crump Institute for Molecular Imaging, University of California, Los Angeles, California 90095, USA (H.-R.T.); Department of Physics, Ohio State University, 191 W. Woodruff Ave. Columbus, OH 43210-1117 (E. J.-H.)
4) These authors contributed equally to this work.

[교신저자] Correspondence to: James R. Heath 1) Correspondence and requests for materials should be addressed to J.R.H. (Email: heath@caltech.edu).

[논문요약] 다양한 반도체 집적회로 기술에서 표준 진보를 측정하는 중요 항목은 바로 DRAM 내의 가장 근접한 공간상의 선(wires) 사이의 공간을 얼마나 작게하고 두 선의 거리를 좁히느냐이다. 최근의 DRAM 회로들은 선사이의 거리가 140나노미터에 메모리 셀의 크기는 0.0408 마이크론 평방 미터이다. 이러한 집적회로 기술을 향상시키려면 이러한 다이맨션을 지속적으로 줄여야 한다. 현재의 패터닝 기술과 필요한 물질로 보면 2013년에 가서야 새로운 집적회로 기술이 나올 것으로 기대하지만 현재로서는 그에 대한 솔루션들이 알려진 바 없다. 지금까지 집적회로 기술을 최첨단화는데 기대되는 새로운 요소들로는 그간 단일 디바이스나 아주 작은 회로 등의 연구 논문에서 증빙된 나노와이어(nanowires), 분자 전자공학(molecular electronics), 그리고 결점을 허용하는 구조(defect-tolerant architectures)들이다. 그러나 이러한 단일 디바이스나 서킷을 대규모로 집적하는 회로 기술들은 아직 발견되지 않고 있다. 따라서 우리는 여기에 16만 개의 분자 메모리로 평방센티미터당 10의 11승인 100기가 비트를 저장할 수 있는 분자 메모리를 발견하여 보고한다. 이 분자 메모리의 내부 회로용 선들의 굵기는 15나노미터이고 두 선간의 거리는 33나노미터이며, 메모리 셀의 크기는 0.0011 마이크론 평방미터로 DRAM의 다이맨션을 볼 때 2020년에나 가능한 기술이다. 단층 회로인 로택산 분자들을 데이터 저장 소자로 사용했다. 물론 회로들은 많은 허점을 갖고 있지만, 그러한 결점들은 소프트웨어로 발견하고 제거하여 결국 작동할 수 있는 완벽한 기능의 DRAM을 개발했다(The primary metric for gauging progress in the various semiconductor integrated circuit technologies is the spacing, or pitch, between the most closely spaced wires within a dynamic random access memory (DRAM) circuit1. Modern DRAM circuits have 140 nm pitch wires and a memory cell size of 0.0408 micron meter 2. Improving integrated circuit technology will require that these dimensions decrease over time. However, at present a large fraction of the patterning and materials requirements that we expect to need for the construction of new integrated circuit technologies in 2013 have 'no known solution'1. Promising ingredients for advances in integrated circuit technology are nanowires2, molecular electronics3 and defect-tolerant architectures4, as demonstrated by reports of single devices5, 6, 7 and small circuits8, 9. Methods of extending these approaches to large-scale, high-density circuitry are largely undeveloped. Here we describe a 160,000-bit molecular electronic memory circuit, fabricated at a density of 1011 bits cm-2 (pitch 33 nm; memory cell size 0.0011 m2), that is, roughly analogous to the dimensions of a DRAM circuit1 projected to be available by 2020. A monolayer of bistable, [2]rotaxane molecules10 served as the data storage elements. Although the circuit has large numbers of defects, those defects could be readily identified through electronic testing and isolated using software coding. The working bits were then configured to form a fully functional random access memory circuit for storing and retrieving information).

6. SBS-1월 26일 저녁 8시 뉴스 동영상 보기 - 한국인 과학도, '기억용량 100배' 칩 개발, 네이처, "10년 이상 연구성과 앞당겨"

<앵커> 컴퓨터의 정보 저장 능력을 지금보다 100배 이상 늘려서 캐비닛 만한 수퍼 컴퓨터를 손바닥 만하게 줄일 수 있는 기술이 젊은 한국인 과학도에 의해서 개발됐습니다. 로스앤젤레스에서 오동헌 특파원입니다.

<기자> 미국 캘리포니아 공과대 박사 과정에 있는 최장욱 씨 연구팀이 개발한 컴퓨터 기억용 칩 입니다. 1평방cm의 D램 칩에 100 기가 비트, 신문지 80만 장을 저장할 수 초고집적 칩입니다. 연구팀은 기존의 D램 칩에 비해 정보 저장 공간은 37분의 1, 내부 회로용 전선의 굵기는 15나노m로 3분의 1 이하로 줄였습니다. 또, 정보 저장용 물질은 기존의 실리콘 대신 전기 소모가 적은 유기 물질을 써서 정보 저장 능력을 100배 이상 늘렸습니다.

[최장욱/캘리포니아 공과대 박사과정 : 이 기술이 상용화 됐을 경우에는 각설탕 만한 컴퓨터를 주머니에 넣고 다닐 수 있는 그런 시대가 열릴 수 있을 것이라고 생각합니다.]

과학 저널 네이처 지는 최신호에서 최 씨의 연구 논문을 싣고, 당초 2020년에나 가능할 것으로 예상됐던 연구 성과를 10년 이상 앞당겼다고 평가했습니다. 업계에서는 초고집적 반도체에 관한 기존 기술의 한계를 극복한 이번 연구가 실용화 되기 위해서는 5년에서 10년 정도 걸릴 것으로 내다봤습니다.

올해 32살로 서울대 응용화학부를 졸업한 뒤 지난 2002년 미국에 유학온 최 씨는 올 여름 박사 학위를 받은 뒤 의료기 관련 분야 연구를 계속할 예정입니다.

[SBS 8시 뉴스 동영상 보기 - 02250-10-2007-DIG-01-K.WMV/3.6MB]

7. 결론 - 하향식과 상향식은 반드시 조우해야

차원용 소장은 이미 그의 저서 <기술경영 대예측 : 매트릭스 비즈니스>의 제3부 13장 1절 <정보기술(IT)-무어 법칙의 종말이냐 연장이나? 디지털에서 분자로>의 1-10절 <결론 -> 전자(디지털)를 넘어 분자 세계로, 빌딩다운(하양식)과 빌딩블록(상향식)>에서 기존 반도체 산업의 하향식은 반드시 화학이나 생물학에서 도전하고 있는 상향식을 만나야 한다고 다음과 같이 적고 있다.

전자의 디지털이 분자를 만나야 하는데, 만나려면 반도체나 기계들이 분자처럼 작아져야 한다. 즉, 소형화 분자기계를 만들어야 한다. 아니 분자 안에 기계가 들어가려면 분자보다도 더욱 작은 소형화 기계들을 만들어야 한다. 이와 같은 소형화 기계를 만드는데 공통으로 필요한 연결기술이 바로 나노기술이다. 현재 과학자들이 이에 도전하고 있는 방법에는 두 가지가 있다. 하나는 하향식(Top-down, downstream)으로 빌딩다운(Building down) 방식이라고도 하는데, 기존의 공정기술인 노광식각기술을 최대한 활용하여 선폭을 아주 작게 만들고 이에 맞는 나노미터 영역의 소자 특성 크기를 만드는 것이다. 즉 더욱 작게 쪼개고 파고 길을 내고 이에 맞는 더욱 작은 소자를 만드는 방법이다. 반도체 공정기술인 130나노 -> 90나노 -> 65나노 -> 45나노 ->32나노 ->22나노 ->16나노처럼, 그리고 소자 크기도 점점 줄여 3나노의 소자를 만들었듯이 하향식으로 계속 작게 만들어 가다 보면, 거기에는 앞서 설명한 터널링효과나 단채널효과가 있다손 치더라도 우리는 인간이기 때문에 그러한 문제들이 부닥치면 어떻게 해서든 해결할 것이라는 점이다. 여기서 중요한 것은 이러한 하향식으로 3나노의 반도체를 만들었다는 것은 실제 크기가 눈으로 볼 수 없는 분자기계를 만들었다는 뜻이다. 결국 분자에 도달한다는 점이며, 이들 분자기계들을 어떻게 연결할 것인지 그 답을 찾을 것이라는 점이다.

두 번째 방법은 그 반대 방법으로 상향식(Bottoms-up, upstream) 또는 빌딩블록(Building block)이라 하는데, 이는 화학, 생물학, 분자생물학 과학자들이 다루는 영역이다. 즉, 원자가 융합되어 분자가 되고 이들 분자들이 어떤 자기복제(Self replication)와 자기조립(Self assembly)의 자기조직화(Self organization) 방법으로 융합(빌딩블록)되어 물질이 되고 조직으로 성장하는지, 물질의 기본 단위인 분자들을 쌓아올려(합성 중합하여) 물질을 만들고 성장시켜 조직을 만들듯이, 그 방법을 빌려 반도체에 활용하자는 것이다. 즉, 자기복제와 자기조립의 자기조직화법에 의해 나노미터 또는 그 이하의 크기를 갖는 구조를 합성할 수 있는데 나노 구조를 1차원인 나노선의 형태로 합성할 수 있다면 이들을 소자의 구성 요소인 채널로 활용할 수 있다. 나노선은 박막보다도 우수한 결정성을 확보할 수 있으며 식각에 의해 벌크(Bulk) 상태에서 크기를 축소한 구조에 비해 소재의 손상이나 결함 도입을 줄일 수 있다. 또한 합성 방법이나 합성 조건의 적절한 조절을 통해 원하는 크기와 형상 그리고 결정 성장 방향으로 소재를 합성할 수도 있으며, 2차원, 3차원적인 구조의 소재를 만들거나 성장시킬 수도 있다. 또한 직경을 충분히 작게 하는 경우(통상적으로 엑시톤의 Bohr 반경 이하로) 운반자들이 양자역학적 구속 거동을 보이므로 벌크 상태에서는 얻을 수 없는 유용한 물리적 특성을 활용할 수 있다.

그런데 결론적으로 말한다면 이 두 가지 방법은 언젠가는 같이 만나게 되어 있다는 점이다. 하향식으로 내려가다 보면 부닥치는 문제들은 상향식의 화학, 생물학, 분자생물학에서 그 답을 제공하게 될 것이고, 상향식으로 올라가다 보면 부닥치는 문제들은 기존의 물리학, 전자공학이나 컴퓨터 공학에서 그 답을 제공해줄 것이라는 점이다. 대략 본인이 추정하건 데, DNA(디옥시리보핵산)의 이중 나선이 보이는 1억분의 1m(10nm)에서 DNA의 분자 구조가 보이게 되는 10억분의 1m(1nm)에 도달하면 두 가지 방법이 조우하게 될 것으로 보는데, 대략 2045년경으로 추정되며, 이때 과학자들은 스스로 자기복제하고 스스로 자기조립되는 자기조직화베이스의 분자생물학의 기술을 발견하게 되어, 이를 이용한 자기조직화의 분자 소자 메모리는 2055년경에 등장할 것으로 보인다.

8. 관련 용어 해설

* 비휘발성 메모리 (Non-volatile memory) - D램과 달리 전원이 끊겨도 저장된 정보가 유지되는, 다시 말해 정보를 유지하는데 전원이 필요 없는 기억장치를 비휘발성 메모리로 총칭하여 말하며, 하드디스크가 대표적인 예이다. 차세대 비휘발성 메모리로 주목되는 품목 중 Flash memory는 기가급이 상용화되었고, PRAM은 256Mb급이 개발단계에 있으며, MRAM, ReRAM, FeRAM 등은 세계 각국이 연구개발을 서두르고 있음.

* 플래시 메모리 (Flash memory) - 비휘발성 메모리 일종으로, 단일트랜지스터 혹은 복수 트랜지스터의 구조로 정보의 입출력이 자유로워 사용자 마음대로 내용을 기록, 소거 및 보존할 수 있는 기억장치이다. 종류는 저장용량이 큰 데이터저장형(NAND형)과 처리속도가 빠른 코드 저장형(NOR형)의 2가지로 분류되며, 디지털텔레비젼, 디지털갬코더, 휴대전화, 디지털카메라, PDA 및 MP3플레이어 등에 널리 이용되고 있다.

* ReRAM (Resistance Random Access Memory) - 소자의 전기적인 저항특성이 외부 인가전압에 의해 변화하는 원리를 이용한 비휘발성 메모리로, 인가전압 크기에 따라 소자의 저항특성이 변화하여 전류의 단속(온, ‘1’), 오프(‘0’)) 상태를 메모리로 이용함.

* 상변화메모리(Phase-change RAM, PRAM) - 특정물질에 전류를 가해 물질이 저항이 약한 고체형태로 되느냐, 저항이 강한 액체형태로 되느냐에 따라 데이터를 저장하는 방식.

* 강유전체메모리소자(Ferroelectric RAM, FeRAM) - 강유전체라는 물질의 분극(polarization) 성질을 이용해 전극을 가해 반대 성질을 갖도록 함으로써 메모리 반도체로 이용.

* 강자성메모리(Magnetic RAM, MRAM) - 자기장의 성질을 이용해 N극과 S극의 성질인 강자성 물질을 이용해 데이터를 저장.

* 이외에 테라비트급 용량의 나노 플로팅 게이트 메모리(NFGM), 폴리머 메모리(PoRAM) 등이 있다.

9. 참고 - 다양한 메모리 및 칩 개발에 도전 사례

[9-1] [미국의 IBM, 대만의 매크로닉스 인터내셔널(Macronix),독일의 키몬다(Qimonda) 등 3국 합동 연구진이 현재 컴퓨터, 디지털 카메라, MP3 및 기타 전자제품에 널리 쓰이는 플래시(Flash) 메모리 칩보다 성능이 훨씬 뛰어나고 속도가 빠르며 더욱 작게 만들 수 있는 최첨단 상변화 메모리(phase-change memory, PRAM) 칩의 프로토타이프를 개발했다고 IBM이 2006년 12월 11일 전격 발표, PRAM의 프로토타이프는 플래시 보다 무려 500배 빠르면서 전력 소비량은 절반 밖에 안되고, PRAM 크기는 3 x 20나노미터로 기존의 플래시 보다 더욱 작게 쌓을 수 있어 2015년에 상용화될 것으로 기대(Scientists from IBM, Macronix and Qimonda have unveiled a prototype computer memory with the potential to replace the flash memory chips now widely used in computers, digital cameras, portable music players and other consumer electronics(31/Dec/2006)]

[9-2] [삼성전자, 기존 반도체 기술의 플로팅 게이트 (Floating Gate) 한계를 극복한 신개념 CTF(Charge Trap Flash) 낸드 기술 개발과 상용화에 세계 최초로 성공, CTF 기술은 '전하를 기존의 도체가 아닌 부도체 물질에 저장한다'는 발상의 전환으로 셀 간 간섭 문제를 완벽히 해결한 혁신적인 기술로 부도체인 신구조와 신물질(타노스, TaN/AlO/Nitride/Oxide/Si) 이용, 2005년의 50나노 16기가비트(Gb)에 이은 40나노(1억분의 4m) 32기가비트(Gb, 4GB, 328억 개의 메모리 기본 소자 집적) 낸드플래시 상용화, 세계 최대용량 신물질 메모리 512메가 상변화 P램(Phase Change RAM), 세계 최초 신개념 하이브리드 드라이브용 SoC(System on Chip) 개발, 기가(Giga) 시대를 넘어 2010년 이후 테라(Tera) 및 페타(Peta) 시대를 겨냥한 '초 고용량 반도체' 전략 추진 2006년 9월 11일 발표, 7년 연속 황창규 법칙의 리드, 생명공학과의 융합, '플래시토피아(Flashtopia)'로의 진입, 512메가 P램->2008부터 노어(NOR)형 대체, 고객 친화적 IT+NT+BT 융합 솔루션 전략(09/Oct/2006)]

[9-3] [영국의 사우스샘턴공대+이탈리아 ST Microelectronics = 110GHz 속도의 트랜지스터 개발, 실제 속도 11GHz 대의 수백억 개의 트랜지스터가 내장된 서킷회로베이스의 디바이스 조만간 상용화, 기존의 실리콘 반도체에 불소(Fluorine, F)를 이온 주입법(Ion Implantation)으로 주입하면 실리콘 원자들이 추방(제거)된 진공 클러스터가 생겨, 고온 전기로에 의한 붕소(Boron) 주입 확산 공정이 필요 없이, 양쪽의 실리콘 층 사이에 아주 가느다란 얇은 3번째 붕소 층이 만들어져 트랜지스터의 속도를 향상시켜, 핸드폰, 디지털 카메라, 스캐너에 적용 기대(Speedy silicon sets world record. A simple tweak to the way common silicon transistors are made could allow faster, cheaper mobile phones and digital cameras, say UK researchers(05/Sep/2006)]

[9-4] [미국 IBM + 조지아공대 + 한국의 고려대 = 현재 2기가헬즈대의 칩보다 250배 처리속도가 빠른 500GHz 대의 '꿈의 반도체' 개발, 상온에서도 175배 빠른 350GHz로 작동하는 최고속의 새로운 실리콘-게르마늄 트랜지스터(Silicon-germanium transistor) 개발, 2006년 6월 20일 발표(Georgia Tech/IBM Announce New Chip Speed Record, Silicon-germanium transistor operates 250 times faster than average cell phone(11/Jul/2006)]

[9-5] [Intel 연구소 연구원들 - 3중(3차원, 3-D) 게이트(3-D 3-Gate) 트랜지스터 시대 열어, 기존의 2차원 평판 평면 트랜지스터를 대체, 2006년 6월 12일 하와이에서 열린 VLSI 심포지엄에서 연구논문 발표, 기존 트랜지스터보다 45% 고성능에 35% 전력 소비 감소(Researchers Usher In '3-D' Era In Transistor Design, Three-Dimensional 'Tri-Gate' Transistors an Alternative to Traditional Flat Planar Transistors), 반면 삼성전자는 VLSI에서 4년 연속 최다논문 채택, 25나노급 3차원 메모리 트랜지스터(3-D 25-nano memory transistor)인 MBCFET(Multi Bridge Channel MOSFET) 및 40나노 이하 초미세 공정의 반도체 제품에 요구되는 혁신 신소자(revolutionary element)인 타노스(TANOS)를 개발, 아울러 삼성전자는 차세대 소자인 소노스(SONOS)를 2단으로 쌓은 3차원 구조의 소자도 개발, 셀당 4개의 데이터를 저장할 수 있는 4비트 이중 소노스 기술을 확보(11/Jul/2006)]

[9-6] [KAIST 최양규 교수팀 및 나노종합팹센터(이희철 소장) 공동 성과, 머리카락 굵기의 4만분의1인 3차원 3nm 나노전자소자(FinFET 트랜지스터) 개발, 특히 탄소나노튜브나 분자소자 등과 같은 신소재를 사용하지 많고 실리콘 기술만으로 5㎚급 소자를 구현함으로써 ‘무어의 법칙’을 20년 이상 계속 유지시킬 수 있다는 가능성을 제시, 015년 반도체 시장 규모는 480조로 예상되는데, 이 중 이번에 개발된 3nm급 3차원 소자가 약 35% 정도를 차지할 것, 이번 연구 성과는 2006년 6월 13일 미국 하와이에서 개막되는 권위적인 국제 학술회의인 '초고집적회로 국제학회(Symposium on VLSI Technology)'에서 발표될 예정(28/Mar/2006)]

[9-7] [IBM, 극도의 자외선 광학 식각기술(deep-ultraviolet optical lithography)로 29.9나노미터 회로 개발, 기존 반도체 산업생산의 주종(DRAM)을 이루고 있는 90nm 회로의 3분의 1 크기이며 머리카락의 3000분의 1 크기, 이번 IBM 기술의 개발로 40년간 기본 법칙으로 반도체 산업을 이끈 무어 법칙을 연장, 앞으로 7년간(2013년까지) 무어 법칙 및 황창규 법칙의 연장에 성공 가능(IBM squeezes more into microchips, IBM said the new production technique could extend "Moore's Law" and "Whang's Law", a guiding principle of the technology sector for the last 40 years(13/Mar/2006)]

[9-8] [산업자원부 차세대 비휘발성 메모리사업단(단장 : 한양대 박재근 교수)의 국내 연구팀(팀장 : 황현상 광주 과학기술원 교수), 차세대메모리 저항변화메모리(ReRAM) 핵심기술 세계 첫 개발, 국제기술로드맵(ITRS)계획(2012년) 보다 실용화 2-3년 앞당겨, 세계최고 권위 학회(IEDM)통해 논문발표(2005년 12월 7일, 워싱턴 DC), 데이터의 저장상태가 10년 이상 유지되고, 천만번(10의 7승) 이상의 정보 쓰기 및 지우기 동작이 가능한 것으로 확인되어, 실용화의 가능성이 매우 높은 것으로 보임(*플래시메모리 : 정보저장 10년, 쓰기 및 지우기 동작 십만번(10의 5승), 국내 특허 2건 출원, 국제특허 출원 준비 중(A Research Team Develops Core Technologies For Re RAM(27/Dec/2005)]